D.4.3.4. Регистры управления страничным разбиением памяти в микропроцессорах i80386 и i486.

Для реализации страничного разбиения памяти в этих микропроцессорах используются регистры управления CR0, CR2 и CR3. При этом в регистре CR0 используется для этой цели бит 31 (PG), разрешающий (PG=1) или запрещающий страничное разбиение памяти.

В регистре CR3 биты 15-31 отводятся для указания физического адреса каталога страниц (таблиц страниц первого уровня) и называется базовым регистром каталога страниц PDBR (см. соответствующий раздел в выпуске "Память"). Кроме того, в нем содержатся биты, запрещающие кэширование страниц PCD и сквозной записи в страницу PWT.

Регистр CR2, доступный только для считывания, служит специально для обработчика особого случая 14 (страничное нарушение). Процессор загружает в него, а обработчик особого случая считывает из него последний 32-х битный линейный адрес, который вызвал страничное нарушение (неприсутствие страницы в физической памяти при обращении к ней).

 

Назад...   К оглавлению раздела   Далее...

=== *** === *** === *** ===

В настоящее время проект закрыт (в версии 1.00.3 alpha). Автор приносит извинения за прекрашение разработки.