Во втором поколении CICS-процессоров появились такие важные системы, как системы управления прерываниями и многозадачностью, кэш-память, страничное и сегментное разбиение памяти и, наконец, конвейер. Поэтому над схемой на рисунке D.7.1. произошла как бы "надстройка", показанная на рисунке D.7.2. Обсудим новую схему по-подробнее:

1. В CISC-микропроцессоре второго поколения АЛУ, УУ, и другие основные его блоки уже не обращаются напрямую к шинам адреса и данных. Весь обмен информации идет через внутреннюю ину процессора.
2. На внутренней шине расположена эш-память 1-го уровня. Весь обмен данными между микропроцессором и шиной данных осуществляется через нее.
3. С возникновением многозадачности в микропроцессорах 2-го поколения появился блок управления прерываниями и 1многозадачностью. Этот блок ответственен за:
• обработку сигналов таймера TIMER и запросов прерываний IRQ#;
• синхронизацию процессора и шины (сигнал CLK);
• формирование слова состояния задачи (TSS) для сохранения информации о текущей задаче/прерывании при переключении к следующей задаче/прерыванию;
• осуществляет переключение между задачами (процессами), выполняющимися на микропроцессоре.
4. Блок управления разбиением памяти (страничного и сегментного). Он занимается преобразованием базового адреса в линейный, а затем в физический, и формирует запрос по шине адреса. (Примечание. Запрос инициируется только в том случае, если данных нет в кэш-памяти.) Эти блоки состоят из управляющих регистров и специальных логических схем, выявляющих ошибки в сегментном/страничном разбиении и теневые регистры для хранения наиболее важных результатов работы (например, текущего дескриптора сегмента или страницы и т.п.)

Все эти системные блоки плавно "перетекают" в CISC-процессоры 3-го и 4-го поколения, а также в RISC-процессоры.

Назад...   К оглавлению раздела   Далее...

=== *** === *** === *** ===

Copyright © Юрий А. Денисов. 2000-2002 г.

В настоящее время проект закрыт (в версии 1.00.3 alpha). Автор приносит извинения за прекрашение разработки.