D.8. Схема "идеального" RISC-процессора

Принципиально новое, что отличает RISC- от CISC-процессоров – это:

отсутствие аппаратного стека – все операнды хранятся в регистрах общего назначения (РОН);
отсутствие регистра – счетчика команд;
наличие конвейера, позволяющего за один такт процессора осуществлять несколько вычислений;
четкое разделение потоков команд (инструкций) и данных;
полное равноправие РОН;

Кроме этого, в RISC-процессорах имеется:

шина операндов и шина результатов (вместо одной внутренней шины микропроцессора в CISC-процессорах 2-го поколения);
наличие специального исполнительного устройства, загружающего данные из памяти в РОН (LSU);
разделение АЛУ на однотактные (длительность операции в котором занимает один такт процессора) и многотактные (длительность операций в котором превышает один такт);
наличие нескольких исполняющих устройств в микропроцессоре. К ним относятся:

наличие отдельной кэш памяти для инструкций и данных, а также инструментов сегментного/страничного разбиения памяти;
общение микропроцессора с шиной только через кэш-память;
усложнение УУ, которое, кроме классической предвыборки и дешифрации команд, выполняет и распараллеливание вычислений и направление инструкций на несколько исполняющих модулей;
появление основного элемента конвейера – блока предсказания ветвлений (BPU), позволяющего осуществлять распараллеливание вычислений;
наличие блока завершения, который подготавливает результаты к записи в оперативную память.

Схема такого RISC-процессора представлена на рисунке D.8.1.

Схема «идеального» RISC-процессора

Рис. D.8.1. Схема «идеального» RISC-процессора

=== *** === *** === *** ===

В настоящее время проект закрыт (в версии 1.00.3 alpha). Автор приносит извинения за прекрашение разработки.